在PCB設(shè)計(jì)中，高速信號板的布局布線和質(zhì)量分析無疑是工程師們討論的焦點(diǎn)。尤其是如今的電路板工作頻率越來越高，例如一般的數(shù)字信號處理(DSP)電路板應(yīng)用頻率在150－200MHz是很常見的，CPU板在實(shí)際應(yīng)用中達(dá)到500MHz以上已經(jīng)不足為奇，在通信行業(yè)中Ghz電路的設(shè)計(jì)已經(jīng)十分普及。所有這些PCB板的設(shè)計(jì)，往往是采用多層板技術(shù)來實(shí)現(xiàn)。在多層板設(shè)計(jì)中不可避免地為采用電源層的設(shè)計(jì)技術(shù)。而在電源層設(shè)計(jì)中，往往由于多種類的電源混合應(yīng)用而使得PCB設(shè)計(jì)變?yōu)槭謴?fù)雜。
那么縈繞在PCB工程師中的難題有哪些？ PCB的層數(shù)如何定義？包括采用多少層？各個(gè)層的內(nèi)容如何安排最合理？如應(yīng)該有幾層地，信號層和地層如何交替排列等等。

如何設(shè)計(jì)多種類的電源分塊系統(tǒng)？如3.3V, 2.5V, 5V, 12V 等等。電源層的合理分割和共地問題是PCB是否穩(wěn)定的一個(gè)十分重要的因素。
如何設(shè)計(jì)去耦電容？利用去耦電容來消除開關(guān)噪聲是常用的手段，但如何確定其電容量？電容放置在什么位置？什么時(shí)候采用什么類型的電容等等。
如何消除地彈噪聲？地彈噪聲是如何影響和干擾有用信號的？回路（Return Path）噪聲如何消除？很多情況下，回路設(shè)計(jì)不合理是電路不工作的關(guān)鍵，而回路設(shè)計(jì)往往是工程師最覺得束手無策的工作。
如何合理設(shè)計(jì)電流的分配？尤其是地電層中電流的分配設(shè)計(jì)十分困難，而總電流在PCB板中的分配如果不均勻，會直接明顯地影響PCB板的不穩(wěn)定工作。
另外還有一些常見的如上沖，下沖，振鈴(振蕩)，時(shí)延，阻抗匹配，毛刺等等有關(guān)信號的奇變問題，但這些問題和上述問題是不可分割的。它們之間是因果關(guān)系。
總的來說，設(shè)計(jì)好一個(gè)高質(zhì)量的高速信號板，應(yīng)該從信號完整性(SI---Signal Integrity)和電源完整性(PI---Power Integrity )兩個(gè)方面來考慮。盡管比較直接的結(jié)果是從信號完整性上表現(xiàn)出來的，但究其成因，我們絕不能忽略了電源完整性的PCB設(shè)計(jì)。因?yàn)殡娫赐暾灾苯佑绊懽罱K高速信號板的信號完整性。
有一個(gè)十分大的誤區(qū)存在于PCB工程師中間，尤其是那些曾經(jīng)使用傳統(tǒng)EDA工具來進(jìn)行高速PCB設(shè)計(jì)的工程師。有很多工程師曾經(jīng)問過我們：“為什么用EDA具的SI信號完整性工具分析出來的結(jié)果和我們用儀器實(shí)際測試的結(jié)果不一致，而且往往是分析的結(jié)果比較理想？”其實(shí)這個(gè)問題很簡單。 引起這個(gè)問題的原因是：一方面是EDA廠商的技術(shù)人員沒有解釋清楚；另一方面是PCB設(shè)計(jì)人員的對仿真結(jié)果的理解問題。我們知道，目前中國市場上使用比較多的EDA工具主要是SI（信號完整性）分析工具，SI 是在不考慮電源的影響下基于布線和器件模型而進(jìn)行的分析，而且大多數(shù)連模擬器件也不考慮（假定是理想的），可想而知，這樣的分析結(jié)果和實(shí)際結(jié)果肯定是有誤差的。因?yàn)榇蠖鄶?shù)情況下， PCB板中電源完整性的影響比SI更加嚴(yán)重。